【導(dǎo)讀】典型DPD應(yīng)用模數(shù)轉(zhuǎn)換器(ADC)中集成的緩沖器和放大器通常是斬波型。有關(guān)這種斬波實(shí)現(xiàn)的例子，可參見(jiàn)AD7124-8 和AD7779數(shù)據(jù)手冊(cè)。需要這種斬波技術(shù)來(lái)最大程度地降低放大器的失調(diào)和閃爍噪聲(1/f )，因?yàn)榕c其他工藝(如雙極性工藝)相比，CMOS晶體管噪聲高，難以匹配。通過(guò)斬波，放大器的1/f和失調(diào)轉(zhuǎn)換到較高頻率，如圖1所示。
典型DPD應(yīng)用模數(shù)轉(zhuǎn)換器(ADC)中集成的緩沖器和放大器通常是斬波型。有關(guān)這種斬波實(shí)現(xiàn)的例子，可參見(jiàn)AD7124-8 和AD7779數(shù)據(jù)手冊(cè)。需要這種斬波技術(shù)來(lái)最大程度地降低放大器的失調(diào)和閃爍噪聲(1/f )，因?yàn)榕c其他工藝(如雙極性工藝)相比，CMOS晶體管噪聲高，難以匹配。通過(guò)斬波，放大器的1/f和失調(diào)轉(zhuǎn)換到較高頻率，如圖1所示。
圖1. 閃爍噪聲(1/f )與斬波
在斬波轉(zhuǎn)換過(guò)程中，開(kāi)關(guān)的電荷注入會(huì)引起電流尖峰，進(jìn)而使施加于ADC輸入端的電壓產(chǎn)生方向不定(流入和/或流出)的下降或尖峰。壓降與連接到ADC輸入段的傳感器的輸出阻抗成比例。
圖2. 輸入電流與時(shí)間的關(guān)系
用電流表測(cè)量輸入電流，一端連接到VDD/2，另一端連接到ADC的模擬輸入引腳。
如果電流表連接到其中一個(gè)電壓軌，由于輸入電壓裕量的關(guān)系，測(cè)得的電流可能高于數(shù)據(jù)手冊(cè)中的規(guī)格值。
輸入阻抗規(guī)格對(duì)精確計(jì)算直流誤差沒(méi)有幫助，因?yàn)榕cADC內(nèi)部輸入阻抗引起的負(fù)載效應(yīng)相比，輸入偏置電流是最主要的貢獻(xiàn)因素。
有兩個(gè)規(guī)格與輸入偏置電流相關(guān)：絕對(duì)電流和差分電流。絕對(duì)值(IABSOLUTE)是在任意模擬輸入引腳測(cè)得的輸入電流。差分輸入電流(IDIFFERENTIAL)是在模擬輸入引腳對(duì)之間測(cè)得的電流差。這僅適用于差分輸入ADC。
輸入電流產(chǎn)生一個(gè)失調(diào)電壓(VOFFSET)，后者與連接到輸入引腳的阻抗直接相關(guān)。
如圖3所示，產(chǎn)生的失調(diào)電壓一般為：
圖3. 漏電流引起的壓降
如果用運(yùn)算放大器等低阻抗源驅(qū)動(dòng)模擬輸入引腳，誤差將不很明顯。
ADC測(cè)得的誤差取決于施加的輸入信號(hào)類(lèi)型，例如是真差分輸入信號(hào)還是偽差分/單端輸入信號(hào)。
對(duì)于真差分輸入信號(hào)，假設(shè)輸入電阻(R)完全匹配，那么ADC測(cè)得的誤差將是由模擬輸入引腳對(duì)之間的差分輸入電流引起，如下式所示：
其中，VADC為ADC輸入電壓。
圖4. 差分輸入ADC
如果電阻不是完全匹配，則在差分輸入電流貢獻(xiàn)之外，電阻不匹配也會(huì)產(chǎn)生一個(gè)誤差。
一般而言，假設(shè)電阻容差為1%，那么最差情況下的失調(diào)電壓定義如下：
對(duì)于偽差分/單端輸入信號(hào)，有兩種情況：
一個(gè)模擬輸入連接到低阻抗源(參見(jiàn)圖5)。誤差定義為：
圖5. 偽差分/單端ADC
兩個(gè)輸入均連接到高阻抗源(參見(jiàn)圖6)。誤差與使用真差分信號(hào)的情況相同。
圖6. 偽差分ADC
交流分量與輸入阻抗規(guī)格直接相關(guān)。輸入阻抗可以是阻性或容性。若輸入阻抗為容性，則給定頻率下的阻抗計(jì)算如下：
其中：
Zc為輸入阻抗。
CIN為數(shù)據(jù)手冊(cè)給出的輸入電容。
fIN為輸入頻率。
舉個(gè)例子，假設(shè)有8 pF電容和1 kHz輸入帶寬，則最小輸入阻抗約為20 MΩ。
為使低通濾波器中電阻不匹配引起的誤差最小，最好使用小電阻和大電容，因?yàn)殡娮璁a(chǎn)生的失調(diào)和約翰遜噪聲較低。
（來(lái)源：亞德諾半導(dǎo)體）
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